芯片设想中,最难的是架构设想仍是验证?
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芯片设想中,最难的是架构设想仍是验证?

沐鸣2渠道ym871622022-01-11 10:0780A+A-
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芯片设想那个行当 ,从大的方面讲,次要分模仿和数字两大块, 而每大块又分前端和后端, 我想大部门同窗对那个必定长短常清晰的, 下面就数字电路聊聊芯片设想的一些工作,就是芯片设想有哪些活做, 那并非全面完好的系统介绍,只是小我的领会和总结, 希望抛砖引玉,也许不全面, 不准确, 欢送同窗们斧正和弥补chainlink和波卡的关系。说到数字芯片,不克不及不说FPGA, 那种是可编程的数字电路, 用法原理也不说了, 数字电路设想的目的,就是把那些功用,做成我们本身公用的ASIC/SOC, 如许无论面积, 成本或者平安性等等都能有包管。从流程上讲, 数字芯片设想的大致步调就是系统与功用定义,RTL实现 验证, 综合及可测试性设想(synthesize , DFT ), ATPG仿实, 时序阐发, 到主动规划布线(APR). 曲至交付fab的GDS网表。那个流程是能够频频迭代的, 当关于差别类型芯片, 如纯数ASIC或混合电路(mix-signal及系统级芯片(SOC), 每一步的办法和详细施行流程上可能又有所差别.下面就那些根本流程分步谈一些次要问题。

系统设想次要设想到功用定义及架构设想, 总线架构的设置装备摆设,模块设想,数据流的分配, 时钟的设想等问题chainlink和波卡的关系。总线包罗模块之间,模块与MCU核之间,或者外部主机和芯片之间通信,或者测试需要等等一系列因素。 时钟涉及到数据流的规划, 通信接口或内部MCU的时钟约定,工艺前提,功耗等因素。模块需要明白接口和定义。

在系统级设想上, 出格是良多数模混合电路中或对功耗有出格要求的电路中,还要有电压域的设想,差别模块之间,功用模块和接口之间可能都需要按照工艺前提,功耗要求设置差别的电压chainlink和波卡的关系。

无论是时钟,仍是电压,都能够通过控造开关来实现功耗的要求,时钟实现比力简单,在大部门电路中都能够实现那种时钟控造,电压控造一般是实如今集成有电源办理芯片的较大规模芯片上chainlink和波卡的关系。但将来趋向是即便没有电源办理芯片,电压的gating也需要纳入考虑范畴。

在 SOC系统设想上,一个重要的环节是MCU 内核的选型,如今常用的内核一般是ARM, 较老的ARM7, Arm9等系列,较新的是三大系列cortex A , R, M, 详细的用处不做详细诉述,选定好后核需要按照需要停止设置,一般做硬件的人不需要对它的指令集领会太多,但是需要领会它的总线接口,数据总线,指令总线, 以及存储系统的设想,一般需要摆设ROM, RAM别离做为指令和数据存储器,因为ROM是不成更改的,一般也需要参加flash做为补钉法式写入地chainlink和波卡的关系。也可能需要外部存储器或者DMA控造器来增加外 部存储空间。地址的分配是根据功用需要来停止的,如今有良多东西如synopsys的DesignKits能够产生外部总线代码及停止地址分配。

第一步完成系统和功用定义后, 就要施行的就是RTL实现, RTL是专门描述硬件电路的东西语言, 有verilog和VHDL, RTL的特点就是硬件上的同时触发性,差别于软件的按挨次施行, 电路有时序逻辑和组合逻辑构成, 时序逻辑在物理构成上就是一些存放器,那些存放器受时钟控造, 存放器代表了电路中数据或控造信号, 那些信号受时钟的驱动活动. 组合逻辑是不受时钟控造的电路块, 组合逻辑望文生义,通过一些信号的组合间接生成一些逻辑成果chainlink和波卡的关系。

RTL设想中,一大问题是异步设想问题,异步数据的处置按照差别情况有良多体例, 最简单的,若是对异步的电平信号, 能够间接在新的时钟域中加2级存放器来隔离,制止不定态的发作. 当若是关于总线的处置, 或者脉冲的处置, 则需要同步模块, 同步模快一般是指需要握手信号,就是前一级时钟告诉采样的时钟,信号ok了, 采样的第二个时钟再去采,采好后再告诉前一级时钟,我搞定了,那样前一级时钟就能够换数据或其他处置chainlink和波卡的关系。有一种情况就是前一级时钟太快, 形成第二级来不及,则需要参加FIFO做为隔离, 就是让那些数据先放好, 我在渐渐来取. 那个FIFO的设想涉及到读写地址的判断,写满或读空都需要做响应处置, 读写地址之间的判断只能在此中一个时钟域中停止, 那自己又涉及异步信号的处置问题,那一般用格雷玛处理, 或者有些处所间接能够判断地址高位, 那些办法的目标就是不克不及让地址在比力的时候不不变。

RTL设想中时钟自己的设想问题也要留意, 我们在一个芯片中, 尽量把时钟产生电路放在一块,次要是从综合, DFT的角度去考虑的, 让那些时钟同一办理和约束chainlink和波卡的关系。 时钟的分频,切换也要专门处置,不然容易产生毛刺等工作。

RTL设想中还有良多需要留意的问题,好比可综合性, 还有要考虑到电路的面积, 以及响应速度等等, 那些问题是RTL coding的根底问题chainlink和波卡的关系。

代码写完后chainlink和波卡的关系,需要停止的是验证工做, 下面谈谈那方面的工作:

前次写完后,有人撑持,也有个伴侣说写那些工具意义不大吧,若是就某些细节方面感兴趣的伴侣能够切磋和商讨,互相进修,也能够暗里交换chainlink和波卡的关系。

那只是我的角度去写那些工具,希望各人斧正和弥补chainlink和波卡的关系。下面接前天的,继续验证部门。

芯片验证一般有那几个层面, 一个是RTL级或者Netlist( pre or post PR with SDF ), 那个也是一般意义上的芯片验证工做, 一个是FPGA级的,也是RTL, 只不外download到FPGA中, 借助硬件情况,也能够间接做应用尝试chainlink和波卡的关系。

芯片验证的工做量在芯片设想中占据了大部门的时间和精神,无论是那种验证,都需要搭建测试平台(testbench),验证平台从软件构造上模仿芯片的工做 情况chainlink和波卡的关系。即有明晰的连线构造,也有完成那些测试所需要的非构造性的函数或使命包。测试平台中的被测试芯片是RTL级的,测试向量或者说施加的鼓励能够是 verilog/VHDL,HDL语言自己就具有比力完美的行为级描述功用,也能够满足绝大部门测试平台的搭建和测试鼓励的产生,当然我们面临更复杂设 计,或逃求更高效率 也能够利用其它被编译器兼容的语言, 如C/C++, SC, SV,E等等。

很显然,测试鼓励是有时间概念的,是按挨次进入和流出芯片的,利用的那些非电路描述语言和功用和软件几乎是没有区此外,所以验证中也越来越多地利用软件的一 些手艺, 如面向对象的编程手艺,SystemVerilog, Specman E等,SV也撑持断言语句(assertion),差别厂家供给的OVM, VMM,UVM等也包罗了良多类库可供利用chainlink和波卡的关系。 关于那些手艺其实能够有更深切的切磋,也等待感兴趣的能深切展开。无论传统的验证仍是最新的验证办法学,都需要逃求验证的收敛性,即验证完满是主动化的检测,除非debug, 我们无需通过波形判断测试通过与否。关于良多验证,我们几乎不需要上到FPGA上验证,好比数据通信类,完全能够软件实现数据的产生和比对。而有些应用,如影视频,图形抓取等等,若是进入 FPGA就能够实现效果功用的查验,FPGA的流程那里不做表述,不外要留意的是,我们用做流片的RTL代码可能和待烧入FPGA的代码有差别之处,好比 有些利用的IP在FPGA中可能和流片厂家供给的纷歧样,还有些端口等等需要出格留意。

还有post layout的后仿,那个后仿是指DFT和APR之后的网表,参加带有时序信息的SDF文件停止仿实chainlink和波卡的关系。有些人说,我做过验证,代码和网表之间,PR前后网 表之间的一致性验证也做了,还需要后仿吗? 谜底当然仍是需要的,因为一致性也无法检测到良多时序的问题,好比毛刺,以至DFT的错误, 功用性的问题等等。

如今比力常见数模混合芯片的验证,模仿的部门次要是接纳了 verilogams建模,当然也有VHDLRN建模等等,那些工具就是引入了可控造和可检测的模仿量,进入数字仿实系统,也是数字验证流程的一环chainlink和波卡的关系。 更专业的数模混合验证系统ADMS, 里面引入了数字和模仿多个引擎,如数字的nvverilog 模仿的Eldo等等,数字部门导入RTL代码,模仿部门间接导入GDS电路, 当然为了加快速度,模仿部门在利用中一般仍然导入数字模子。

SOC验证中, 植入了烧入ROM的软件, 在仿实验证系统中,利用的一般是存储器的模子加上文本格局的代码文件, 一般实现是间接通过系统读入指令把文件读入到存储器模子中chainlink和波卡的关系。(有些仿实东西能够间接通过选项导入,类似SDF文件,如东西nscim),仿实器能够间接写 出指令施行的log以用于debug,不外如今有更先辈的体例用于复杂SOC验证, 如Codelink东西,可以在原仿实器的根底上,成立起MCU和HDL电路已经软件的关系,通过展现波形和固件(firmware)源码的链接停止更方 便的debug。 下面需要说的实现部门,就是综合,DFT, STA ,ATPG等,筹办合在一路写,感兴趣的伴侣也能够接着我的写,我暂时不做那方面的更新,希望伴侣们玩个接力。

(此处略去若干回帖chainlink和波卡的关系。。。。。)

帖子的话题遭到了各人存眷, 也被加精 , 遭到鼓励, 不断想继续写完,但时间有限,更次要惰性使然, 不断没有接着写完, 今日得宽裕,继续谈谈数字 IC设想接下来的一些工做 chainlink和波卡的关系。不外在继续之前, 我要说的是, 其实我之前写的也不敷完美, 只是想到了就随之敲下来了, 不敷完好 ,出格是如今的芯片设想, 差别的产物,要求差别, 所设想的步调也不完全一致 。好比, 关于良多设想数字电路可能实现成立软件模子, 来评估我们的频次,资本,或者数字信号处置中的信噪比等一些目标, 那些都是在规格定义之后, 电路设想之前需要做的一些工做。在芯片完成了设想与验证之后, 我们要做的工做 就是把它拆化成GDS网表,就是所谓的implementation(电路实现),那此中的流程包罗综合,DFT, formality, STA, ATPG pattern generation 和仿实(和功用验证一样也包罗前后仿), 再进入后端的PR/LVS/DRC 的流程 ,那个属于物理设想, 当然那个流程 是笼统的 ,那里次要讲几个后端物理设想之前的前端实现的几个步调 。综合的原理比力曲不雅,从RTL到GTECH库到厂家工艺库的编译翻译映射与替代, 综合需要输入的就是时钟约束即sdc文件,sdc是设想与产物的利用要求决定的。DFT包罗好几品种型, Scan chain是最常见的一种,那个能够在综合步调中一路做,也能够在综合之后停止,扫描链的几和芯片自己的规模和芯片可供给的可测试芯片管脚有关, 尽量扫描链的长度越短越好,以缩短测试时间;因为有些片子的管脚有限,需要压缩扫描链;以至有些芯片因为可复用的管脚太少,进入测试形式都需要在功用形式下由主机的设定, 设定后再退出功用形式。扫描链的插入后能够由东西产生ATPG的 pattern, DFT胜利与否要看测试笼盖率,一般在95%以上申明就差不多ok了, 若是笼盖率偏低 ,需要追查原因,一般看有没有漏掉的DFF,以及为什么会溜掉,一般次要原因不是那个, 是一些不成控的节点形成了笼盖率低,需要在电路中做一些处置来使之能 有相关 ATPG产生,如参加测试形式生效的可选的DFF或者电平/地 。有些电路包罗了ROM/RAM,需要给ROM/RAM自己参加内建自测电路(BIST), 一般若是带有MCU的SOC,其实也能够通过软件来完成RAM测试,纷歧定参加BIST, 但是植入CPU软件的ROM必定必需有BIST电路来完成自测,自测电路的原理很简单, 就是判断写入和读出的数据能否吻合, 不然会 BIST电路会给出错误的标识。Boundary scan chain是另一种DFT, 很容易理解的是,我们能够控造芯片各个pad的输入输出值, 如许它的感化能够应用于板级调试。formaliry或者说equence check, 次要查抄综合,DFT以及后端PR之后和各自步调之前的RTL/网表的等效性。STA是静态时序阐发, 次要用在芯片完成后端流程后,也查抄能否满足时序要求, 出格是插入了时钟树之后,那是需要后端东西(ICC/Encounter等)反标出的sdf文件来停止阐发 。细节不表。STA完成后才能够停止功用后仿和ATPG pattern的后仿 。

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